49 10 94 44 021
82 09876 0912
روزهای شنبه الی چهارشنبه از ساعت ۱۰ الی ۲۰

مرکز آموزش میکروتیک

مجری برگزاری دوره ها و آزمون های بین المللی میکروتیک
مرکز آموزش میکروتیک
۲۰ فروردین ۱۳۹۶

روش کاربرد تست و خرابی

روش کاربرد تست و خرابی

بسته به شیوه ای که محرکهای تست به قطعه (بخش) اعمال شوند و پاسخهای تست که از آن قطعه گرفته شوند، تستها را می توان طبقه بندی نیز نمود.
یک ATE را می توان برای تامین محرکهای تست و مشاهده پاسخهای تست استفاده نمود؛ این با عنوان یک تست خارجی مورد اشاره قرار می گیرد. با داشتن یک بورد با اجزاء بسیار، تست خارجی را می توان به شیوه های ذیل اعمال نمود:

از طریق کانکتورهای بورد

این امکان یک رابطه ساده با ATE را فراهم می آورد و امکان تست شدن در سرعت نرمال را فراهم می آورد؛ با این حال، ممکن است طراحی تستهایی که بتوانند تمام خرابیها را شناسایی نمایند دشوار باشد (اگر نگوییم ناممکن) زیرا دسترسی به تمام مدارها از کانکتورهای نرمال به راحتی امکانپذیر نیست. در سطح وسیع، این نوع تست کردن تست کردن کاربردی نامیده ی شود؛ این شویه نرمال تست کردن در این سطح است.

از طریق یک وسیله ویژه (یک مجموعه خاص بورد از کانکتورها)

یک کانکتور ویژه-بورد اختصاصی برای قابل دسترسی کردن تمام خطوط سیگنال روی بورد استفاده می شود. جریانهای زیاد برای استخراج سیگنالهای محرکهای تست به منظور اوردرایو موقتی سطوح سیگنال موجود استفاده می شوند؛ این نرخی که در آن تستها را می توان در حدود ۱ مگاهرتز انجام داد کاهش می دهد. این نوع از تست کردن تست کردن درون مداری نامیده می شود. این امکان مکانیابی اجزائی که دچار خراجی شده اند را فراهم ی آورد.

لازمه های پوشش خرابی

با داشتن یک تراشه با نقایص بالقوه، یک سوال مهم که باید پاسخ داده شود این است که تستها باید با چه شدتی انجام شوند. این بخش به ارائه معادله ای می پردازد که سطح نقص تراشه ها به بازدهی و پوشش خرابی را ارتباط می دهد. از این معادله می توان برای استخراج کیفیت تست مورد نیاز، با توجه به بازدهی فرایند و سطح نقص مطلوب، استفاده نمود.
سطح نقص، DL، کسری از قطعات بد است که تمام تستها را پاس می کنند. مقادیر برای DL معمولا بر حسب نقایص به ازاء میلیون (DPM) ارائه می شوند؛ مقادیر مطلوب کمتر از ۲۰۰ DPM هستند، که برابر با ۰٫۰۲% می باشد.
بازدهی فرایند، Y، به صورت کسری از قطعات تولیدشده تعریف می شود که بی نقص هستند. مقدار واقعی Y به ندرت معلوم است، زیرا تشخیص تمام قطعات خراب با تست کردن تمام قطعات برای تمام خرابیهای ممکن امکانپذیر نیست. از اینرو، مقدار Y معمولا با این نسبت تخمین زده می شود: “تعداد قطعات غیرناقص”/”تعداد کل قطعات”؛ در حالی که “تعداد قطعات غیر ناقص” با شمارش قطعاتی تعیین می شود که رویه تست استفاده شده را پاس می کنند.
پوشش خرابی، FC، یک معیار برای درجه بندی کیفیت یک تست است؛ این به صورت نسبت: “تعداد واقعی خرابیهای شناسایی شده”/”تعداد کل خرابیها” تعریف می شود (در جایی که فرض می شود خطاها متعلق به یک مدل خرابی خاص هستند، فصل ۲ را ببینید).

در عمل، دستیابی به یک تست کامل (یعنی یک تست با FC = 1) برای یک قطعه VLSI ناممکن است، که علت آن این موارد است: (الف) مدلسازی خرابی ناکامل: یک خرابی واقعی (همچون یک اتصال باز در یک IC) ممکن است با یک خرابی مدلسازی شده یا بلعکس متناظر نباشد، (ب) وابستگی داده ای خرابیها: ممکن است اجرای تمام کارکردها (همچون ADD و SUB و غیره در یک ریزپردازنده) کافی نباشد زیرا اجرای صحیح این کارکردها ممکن است وابسته به داده ها باشد (مثلا، وقتی که کارکرد انتقالی ALU خراب باشد)، و (ج) ممکن است محدودیتهای تست پذیری وجود داشته باشد (مثلا به علت محدودیتهای پین ممکن است تمام قطعات مدار قابل دسترسی نباشند). این نشانگر آن است که اگر مدار تست را با موفقیت پشت سر بگذارد (پاس کند)، نمی توان عدم وجود خرابیها را تضمین نمود.
فرض کنید که یک تراشه معین دقیقا دارای n خرابی stuck-at (SAF) باشد. یک SAF خرابی است که در آن یک خط واحد دارای یک مقدار دائمی منطق ۰ یا ۱ می باشد. فرض کنید m تعداد خرابیهای تشخیص داده شده (m ≤ n) به وسیله یک تست برای SAFها باشد. علاوه بر این، فرض کنید که احتمال وقوع یک خرابی مستقل از وقوع هر گونه خرابی دیگری است (یعنی هیچ خوشه بندی وجود ندارد)، و اینکه تمام خرابیها به اندازه ای برابر با احتمال p محتمل هستند. اگر A نشانگر این رویداد باشد که یک قطعه عاری از نقایص است، و B این رویداد باشد که یک قطعه برای m نقیصه مورد آزمایش قرار گرفته ولی هیچ ایرادی یافته نشده است، در این صورت معادلات ذیل را می توان استخراج نمود.

ارسال پاسخ