49 10 94 44 021
82 09876 0912
روزهای شنبه الی چهارشنبه از ساعت ۱۰ الی ۲۰

مرکز آموزش میکروتیک

مجری برگزاری دوره ها و آزمون های بین المللی میکروتیک
مرکز آموزش میکروتیک
۲۲ فروردین ۱۳۹۶

عیب یابی و تست سخت افزار و هزینه های آن

 

تکنولوژی دیجیتال در نرخ در حدود ۱٫۶X در سال تکامل می یابد، که بدین معناست که سرعت در این نرخ (بر حسب فرکانس کلاک) افزایش می یابد، و هزینه (بر حسب مساحت تراشه) کاهش می یابد. نتیجه این است که وقتی یک محصول با در نظر داشتن یک تکنولوژی خاص طراحی می شود، نقطه منسوخ شدگی کم و بیش در زمان تثبیت می شود. از اینرو، قوتی یک تاخیر (D) در این فرایند توسعه رخ می دهد، دارای تاثیری شدید بر عایدی محصول خواهد بود (شکل ۱٫۷ را ببینید).
از شکل ۱٫۷(b)، و با این فرض که مقدار ماکسیموم رشد بازار M است و پس از زمان W حاصل شده است، عایدی از دست رفته به علت یک تاخیر، D، (ناحیه هاشور خورده) را می توان به صورت ذیل محاسبه نمود. عایدی مورد انتظار (ER) در مورد ورودی به موقع به بازار: . عایدی محصول به تاخیر افتاده (RDP) برابر است با: .
عایدی از دست رفته (LR) برابر است با:

شایان ذکر است که ممکن است یک تاخیر ‘D’ به علت توسعه تست شدید رخ دهد، ولی به احتمال فراوان، به علت توسعه تست ناکافی به علت تعمیرات بیشتر در جریان مراحل تولید بعدی و یک مرحله توسعه طولانی تر به علت زمانهای طولانی تر برای رساندن محصول به سطح کیفیت مورد نیاز است.

۱٫۵٫۳  هزینه/سود توسعه تست
فاکتورهای بسیاری در هزینه توسعه یک تست نقش دارند. این فاکتورها را می توان به هزینه به ازاء واحد و هزینه تحمیل شده به علت تغییرات در فرایند توسعه محصول تقسیم نمود (یعنی زمانبندی و پیامدهای عملکرد).
هزینه مهندسی، CE:
این زمان صرف شده در توسعه تست، و همچنین اصلاح طراحی، به منظور دستیابی به پوشش خرابی مورد نیاز است. برای یک مدار مجتمع دارای کاربرد خاص (ASIC)، CE را می توان به این صورت محاسبه نمود:
CE = (تعداد روزهای مهندسی) ・ (هزینه به ازاء روز)/( هاASICتعداد ).                 (۱٫۲۵)
مثال ۱٫۴  اگر توسعه تست ۲۰ روز طول بکشد، و نسبت هزینه/روز ۶۰۰ دلار باشد و ۲۰۰۰ ASIC تولید شوند؛ در این صورت:
CE = 20 ・ $۶۰۰/۲۰۰۰ = $۶/ASIC.
افزایش هزینه ASIC، CA:
به منظور دستیابی به پوشش خرابی مورد نظر، ممکن است نیاز به تست DFT و/یا تکنیکهای BIST باشد. این باعث افزایش مساحت تراشه و کاهش بازدهی به گونه ای می شود که هزینه ASIC افزایش می یابد. وقتی مداربندی اضافی DFT/BIST موجب شود که ناحیه قالب از AO به AE افزایش یابد، هزینه قالب با مقدار زیر افزایش می یاب (CO هزینه قالب اصلی است):

مثال ۱٫۵  یک هزینه ASIC 50 دلاری را بدون مدارهای تست روی تراشه در نظر بگیرید. همچنین، فرض کنید که ۵۰% این هزینه به علت قالب باشد؛ بقیه به علت بسته بندی، تست کردن و حمل و نقل است. اگر مدارات اضافی مساحت قالب را ۱۵% افزایش دهند، در این صورت با یک راندمان۶۰% هزینه قالب به اندازه CA = $4.83 افزایش می یابد. هزینه ASIC از ۵۰ به ۵۴٫۸۳ دلار افزایش خواهد یافت.
هزینه کار مجدد تولید، CM:
اگر برنامه تست ASIC دارای پوشش خرابی کمتر از ۱۰۰% باشد، در این صورت ممکن است برخی از ASICها در سطح بورد ناقص باشند. این ASICهای خراب را باید مکانیابی و تعویض نمود؛ این باز کردن لحیم قطعه ناقص و لحیم کاری جایگزین آن را شامل می شود. وقتی از تکنولوژی نصب سطحی استفاده شود، این ممکن است (تقریبا) ناممکن شود و باید بورد را دور انداخت. CM را می توان به صورت ذیل بیان نمود: CM = (هزینه تعمیر بورد به ازاء ASIC) ضربدر (سطح نقصان ‘DL’، که نشانگر کسر قطعات خراب است) ضربدر (تعداد ASICها روی بورد) ضربدر (تعداد بوردها).
مثال ۱٫۶  یک سیستم تک-بورد با ۲۵ ASIC را در نظر بگیرید که با بازدهی ۰٫۶ با یک پوشش خرابی ۰٫۹۵ تولید شده است، در حالی که هزینه تعمیر بورد به ازاء هر ASIC 500 دلار است. در این صورت با استفاده از معادله (۱٫۲۳)، CM را می توان به صورت ذیل محاسبه نمود:
CM = (1 − ۰٫۶(۱−۰٫۹۵)) ・ ۲۵ ・ $۵۰۰ = $۳۱۵/سیستم.
هزینه زمان ورود به بازار، CT:
این یک سماله پیچیده است زیرا تست کردن زمان ورود به بازار را به علت زمان توسعه تست و بازطراحی (احتمالی) افزایش می دهد. از سوی دیگر، زمان ورود به بازار را به علت این واقعیت که زمان و هزینه کار مجدد تولیدی کاهش خواهد یافت کاهش می دهد. با داشتن عایدی مورد انتظار نرمال، تاخیر محصول ‘D’ و پنجره بازار ‘W’’؛ هزینه ورود به بازار، CT، را می توان با استفاده از معادله (۱٫۲۴) تخمین زد.